V6 LVDS串并转换

国科海天 · 发表于 2015-3-26 11:54:34

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

各位好，我现在做xilinx V6 与ADC 的LVDS通信，ADC的型号是LTC2175，采用双线，16bit，125MHz采样率；V6内运行的串并转换逻辑会出现尖峰噪声的问题，解串波形也时好时坏（LTC2175的模拟信号输入从示波器上看是好的），请问各位高手是不是我的逻辑时序不够严密？

存在尖峰

正常采集

AD之前的模拟信号

谢谢！

国科海天 · 发表于 2015-3-26 11:56:00

回复 1# 国科海天

补充一下：第一幅图是存在尖峰的解串波形，第二幅是正常的解串波形，第三幅是示波器显示的进入AD之前的模拟信号。

glace12123 · 发表于 2015-3-26 22:38:15

LVDS的源同步速率是多少？用的是什么方式去解串的？

国科海天 · 发表于 2015-3-31 11:06:06

回复 3# glace12123

您好，LVDS 串行时钟500MHz,DDR模式输出数据，通过IODELAY调整 ISEDERSE接收端的时钟相位对齐，根据帧参数进行一帧数据的调序和寄存。

brain789 · 发表于 2015-3-31 14:14:48

使用的是泰克的示波器

国科海天 · 发表于 2015-3-31 19:17:19

回复 5# brain789

.。。。。关于尖峰的问题，哥们怎么看？

lg20025779 · 发表于 2015-3-31 20:51:32

同步没有做好。

dxj1214 · 发表于 2015-4-1 09:48:42

1. 同步复位端问题 2.CDC抓数端问题

国科海天 · 发表于 2015-4-1 15:24:58

逻辑本身参考的是xapp1071，可能是ISERDESE的输入端，时钟与数据的相位关系不好，毕竟1ns的数据窗口太小，很容易造成时钟边沿的数据采集不正确。

glace12123 · 发表于 2015-4-1 23:35:26

如果是同步问题，那iodelay调整tap后，根据调整方法的不同，可能存在bit的移位，后面iserdes的bitslip可以调整这种移位（就是找字边界），也许能解决你这种问题，尖峰脉冲，很可能是由于数据的高位突然出现了1个或者多个1，也许就是bit移位造成的（猜测）。
如果有训链条件，可以先做LVDS训链，确定好tap和bitslip的值后，再进行AD采集。。。这个就看现场条件了

[求助] V6 LVDS串并转换

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

相关帖子

站长推荐 /1