在always语句块时钟沿赋值时，是否应该加延时呢？

kuolifeng

若所有的 registers 都用同一個 clock,  可不用加.
但若雖然是同一 clock source, 但某部份的 register 的 clock 有 gating, 有部份没有 clock gating
如此, 不同的 register間 就會有 racing 產生, 不容易 debug.

woodhorse

回复 9# fruitwolf

VCS

刘年

还是加上吧！这样仿真出来的结果更准确，不过这个对综合是没有任何作用的，一般延迟时钟周期的十分之一就可以啦！如 ·timescale 10ns/1ns        #1就可以啦！

fruitwolf

回复 13# 刘年


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