困扰问题：相同的代码在Q6.0和Q9.1中，出来的结果不一致

awen_whz

有个困扰的问题，一直没法解决，希望能够得到大家的一些帮助，先谢谢了！！
相同的一个模块的代码（说明下：代码很大很大，有好几层）
在Quartus6.0中编译，出来的sof文件，下载到板上，出来的结果是OK的；
在Quartus9.1中编译（所有编译环境都设成与Q6.0一致），出来的sof文件，下载到板上，出来的结果有点小问题。

说明：
编译报告表明，
在Q6.0中的时序没有满足；在Q9.1中的时序也没有满足，都有报warning的。
Critical Warning: Timing requirements for fast timing model timing analysis were not met. See Report window for details.
Critical Warning: Timing requirements for slow timing model timing analysis were not met. See Report window for details.

代码中包含有：使用了Stratix的DSP的IP核，主要有乘加运算，最终为了实现FIR滤波功能的。

疑问：是不是数字信号处理的这部分FIR的相关代码，在Q6.0和Q9.1中编译算法是不一样的呢？

我该从哪个方向去查到问题根源呢？

从Chip-planner吗？
从RTL-View中查吗？

恳求大神相助，万分感谢！！！！