在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 2781|回复: 9

[求助] power plan后的congestion问题

[复制链接]
发表于 2015-3-17 14:19:06 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
本帖最后由 haizhihuaxyh 于 2015-3-20 16:26 编辑

最近在学习ICC,遇到一点问题,希望能得到大大的指导。布局、VFP再跑一次之后congestion的分析,感觉congestion很少

图1: 1.png
在做了power之后,又分析了一下congestion,感觉增加了挺多

图2:
21.png
放大细节发现,standard cell的rail连到了macros(sram)之间的位置(set_keepout_margin=10,hard type),估计这是congestion增加的原因,虽然知道可以拉开距离,但是像这种具体的情况不知道该怎么解决,实在有些迷茫,希望能得到大侠的帮助,非常感谢!
图3:
31.png
发表于 2015-3-17 16:08:56 | 显示全部楼层
power打的太多了吧,建议route完看short的地方 就明白了
 楼主| 发表于 2015-3-17 17:19:51 | 显示全部楼层
回复 2# icfbicfb
感谢版大的回答!我正在绕线等着看结果,不过感觉要很久。。看来这个power做的不好,我原本以为只是standard cell的pg rail的问题,不知道还会有什么其他可能的问题,估计等到看结果会有更直观的认识。
发表于 2015-3-17 18:04:50 | 显示全部楼层
什么工艺?  就4层 布线资源,太少了吧, 怪不得打完power就不行了,
 楼主| 发表于 2015-3-17 20:41:12 | 显示全部楼层
回复 4# icfbicfb
刚欢送完同事回来就看到了版大的回复,非常受宠若惊。我们采用的是global foundry 0.18um工艺,因为之前流片的相同工艺的模拟芯片只用到了4层金属,而且这颗芯片的数字规模也很小(45%左右的是sram模块,80%的芯片利用率),所以想当然的希望这颗芯片能通过4层金属实现了。
发表于 2015-3-17 22:01:29 | 显示全部楼层
metal4 是9K厚度么,  利用率这么高,不好做的, 打power要有些讲究,

memory本身就占用4层金属,相当memory本身都无法提供太多route resources,
 楼主| 发表于 2015-3-17 22:37:51 | 显示全部楼层
回复 4# icfbicfb

我看了一下绕线的layout,发现那些部分走线比紧张(版大提到的金属层少走线资源少应该是造成这个问题的主要原因),想到的办法是:1.首先将相应的sram array间距拉大一些,2.因为sram已经自带了一圈power ring(2um),额外加的那一圈的power ring考虑不加了(不知道pns会不会有问题,sram相对较多),3.将某些sram调整位置和方向,并align pin以减少折线,减少额外占用的绕线资源。目前想到的就是这些,先run试试看。
 楼主| 发表于 2015-3-17 22:42:31 | 显示全部楼层
回复 6# icfbicfb
呵呵,版大一看就知道是9KA的,M4确实是的。那一般这种情况下,利用率多高会比较合理呢?我还不是特别清楚。
发表于 2015-3-18 14:41:00 | 显示全部楼层
对,memory有ring 就不用另外加ring了,只要straps tap上就行了,

m4 的设计,利用率很难到80%以上, 70% 左右差不多了,
 楼主| 发表于 2015-3-18 20:22:10 | 显示全部楼层
回复 9# icfbicfb
嗯,感谢版大的解惑,我再试试看!
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

×

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-15 02:23 , Processed in 0.025378 second(s), 7 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表