双沿触发可否取代，双沿触发的影响？

高瞻forever · 发表于 2015-3-13 10:18:37

对于某些设计，如：奇数分频，须做双沿设计，可否用其他设计方法取代？若用双沿触发对设计有什么影响？对时序等有什么不好？可否修正？
麻烦大神能一一详解，在此，先谢过了！

wgej1987 · 发表于 2015-3-13 10:18:38

你写这个时钟约束的目的是描述实际时钟，不过一般会有余量，所以实际中用上下沿也没什么问题。

xiaolongjiang · 发表于 2015-3-13 10:45:30

双沿触发一般不用于高速设计。因为没有双沿触发的触发器器件。
双沿触发的实现实际是用两个触发器，一个上升沿触发，一个下降沿触发，再用组合电路实现所需功能，所以不能构成同步电路。也就不能用于高速设计。
高速设计一般用PLL锁相环解决你所提出的问题。

高瞻forever · 发表于 2015-3-13 11:08:09

回复 2#首先，谢谢您的解答。我所做的就是PLL的设计，您说的PLL相关鉴频鉴相，调频调相我也懂一些。只是，我想确认一下比如输入时钟为8Mhz~250Mhz，输出为10Mhz~500Mhz这样的设计适合不适合用双沿触发的设计？我做了DC，也做了后端布线和pt分析，时序上有些违例，后仿基本能通过，网表模拟还在仿真中，只是，我不放心这种设计是否确切能用，您能给我个确切的答案吗？

wgej1987 · 发表于 2015-3-13 11:11:44

如果的SDC能精确描述的clk的上下沿，用双沿设计也没什么，sta会check的，就怕你的上下沿不是精确的50%，或者你不知道这个占空比的精确数据

wgej1987 · 发表于 2015-3-13 11:22:23

要替换的话你就用他的倍频时钟，加个0 1计数器,0就是上沿，1就是下沿

高瞻forever · 发表于 2015-3-13 11:30:55

回复 4# wgej1987

谢谢您的解答，我的sdc时钟如下：creat_clock -name "CLKIN" -period 3 waveform {0 1.5} [get ports {CLKIN}]
您看看这算是精确的50%吗？

wgej1987 · 发表于 2015-3-13 11:35:47

这个你写的你想50%的当然行，我说的不能精确的意思是实际时钟不是理想的50%

wgej1987 · 发表于 2015-3-13 11:37:35

这样就跟你sdc里的不符合，check也没意义了。不过如果你要求时钟精度不是很严格，pll出来的时钟质量不错，很接近50%，而且也很稳定，实际应用也没事。

wgej1987 · 发表于 2015-3-13 13:38:38

时序违例还是要清掉的，高速的话，如果500M就要看你SDC所留的余量跟你PLL时钟出来的占空比抖动之间的关系。

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