求助：Verilog顶层如何直接访问子模块的变量

wownga

比如：顶层module top
子模块module sub，其中有个变量cnt，
在cnt不通过端口引出来的情况下，top中如何直接得到cnt的值？ sub.cnt?

jxk304

top_instant_name.sub_instant_name.cnt

rvnistelrooy

假定sub_u0是module sub的例化名，那么可以这样引用：

1. top.sub_u0.cnt
   

复制代码

仿真的时候很常用。

TUJzzz

jxk304 发表于 2015-3-10 17:15
top_instant_name.sub_instant_name.cnt

大佬，我在顶层TB文件中，使用这行代码会报错“verilog 2000 keyword endmodule used in incorrect context”‘syntax error near end module’，查了很久，也没找到解决方法，可以请教一下你吗

TUJzzz

rvnistelrooy 发表于 2015-3-11 08:45
假定sub_u0是module sub的例化名，那么可以这样引用：仿真的时候很常用。

大佬，我在顶层TB文件中，使用这行代码会报错“verilog 2000 keyword endmodule used in incorrect context”‘syntax error near end module’，查了很久，也没找到解决方法，可以请教一下你吗

Johnmc104

TUJzzz 发表于 2022-2-23 15:25
大佬，我在顶层TB文件中，使用这行代码会报错“verilog 2000 keyword endmodule used in incorrect conte ...

这不是一条语句啊。这样写：
wire signal_a;
assign signal_a = tb.xxx.xxx;

TUJzzz

Johnmc104 发表于 2022-2-24 09:43
这不是一条语句啊。这样写：
wire signal_a;
assign signal_a = tb.xxx.xxx;

居然没注意到这点，多谢大佬