system verilog 采用modelsim编译类问题

xiaowei7001 · 发表于 2015-2-28 08:18:32

回复 7# myhedwig

这个可以参考UVM等，他们都是最后定义一个文件，在这个文件中把其他所有的文件都include进来；

加油99 · 发表于 2015-2-28 09:23:36

System Verilog 标准有如下内容：
The actual data type definition of a forward typedef declaration shall be resolved within the same local scope or generate block. ...

myhedwig · 发表于 2015-3-4 15:35:52

回复 11# xiaowei7001

采用您的方法目前已经解决。我自己搭了一个简单的平台，在每一个需要include的文件前都加了include，编译的时候又出来一个新的问题，Modelsim总是报ERROR，说我有的类multiply defined。请问您之前遇到过吗？

cwpeng · 发表于 2015-7-31 10:32:30

進來學習學習

crystalkds · 发表于 2015-7-31 12:49:35

先mark一下

tom19921020 · 发表于 2016-5-13 17:11:46

楼主啊我和你的问题一模一样啊，说packet 重复定义，请问你解决了吗？留个联系方式交流一下

tom19921020 · 发表于 2016-5-13 17:26:03

楼主求加qq 649604193

zsy5460 · 发表于 2019-5-31 11:18:43

不明觉厉

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