在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 1733|回复: 2

[求助] DC综和的疑问

[复制链接]
发表于 2015-2-9 14:36:30 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
本帖最后由 hgd1505570 于 2015-2-9 14:42 编辑

用了下面的set_clock_gating_style命令,compile_ultra也用了-gate_clock选项,综合出来的结果是有一部分能加ICG,有相当大一部分没有加ICG,却用了Latch(nege),NOR2和AND2的结构,这个不就是ICG吗?不知道是不是上面的命令(set_clock_gating_style)选项设置得有问题还是其他什么问题,请问各位大神,该怎么改?谢谢!!
6.png
发表于 2015-2-11 15:31:32 | 显示全部楼层
不知道对不对啊。你的option中只设了posedge logic指定使用的单元,没有对negedge设置。所以negedge使用了latch+NAND的形式。
我的经验中没有设过positive_edge_logic这个option,综合会自动去找满足上升沿和下降沿需要的ICG单元。楼主可以试试看。
发表于 2015-2-12 07:50:04 | 显示全部楼层
arm的库不一定有negedge的 icg的, 只好这样了
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

×

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-5 19:39 , Processed in 0.017786 second(s), 9 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表