转 28nm混合设计

werdman

转：混合信号电路设计进入28nm“分界区”  

2012-07-06 14:36:20|  分类：
IC design
|  标签：工艺  日经  |举报|字号
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Berkeley设计自动化（BDA）公司CEO Ravi Subramanian（见图1）在主题演讲中阐述了混合信号电路特征在纳米技术时代的挑战。他指出，混合信号电路设计进入了28nm“分界区（Twilight Zone）”，7点理由如下：

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图1 Berkeley设计自动化公司CEO Ravi Subramanian

　　1.随着工艺节点的发展，器件建模愈加复杂。90年代初的BSIM3（加州大学伯克利分校仿真晶体管模型）只有一些基本模型，后来的BSIM4增加了RF模型（包括基板阻抗和热噪声）、广泛的与布局布线相关的寄生参数模型、栅致漏极漏电（GIDL，gate-induced drain leakage)和栅极介电隧道电流等。此外，模型还增加了Verilog-A，及其他无源器件、二极管、受控源器件等基本元件。BSIM4.7模型的出现进一步证明了建模的复杂度。

　　Subramanian解释道，当提高晶体管内部的精度时，等效电路方程会相应增加。例如，若每个MOS管内增加3个节点，等效电路方程增加11倍，这意味着仿真时每个晶体管的计算增加了11倍。可以想见，对于100个晶体管，仿真时间可能从1小时增加到11小时。

　　2.对于后布局仿真，寄生效应引起的巨大破坏性在增长。其表现为，一项简单的设计中，数据库容量要增加10-20%，甚至高达3-4倍。

　　3.在纳米CMOS工艺时代，器件噪声从以前的三阶、甚至四阶效应，已发展成为目前的一阶效应，严重影响了电路性能的提升。为此，要保证电路性能不降低，需在功耗或占位面积方面进行折中设计。

　　4.从最佳器件模型到最差器件模型，及过温和过压状态下，电路性能的变化，即corner spread问题。它会随着芯片工艺尺寸的减小而增加。


例如，在通常的锁相环VCO设计中，若晶体管采用65nm制造工艺，从慢corner spread曲线（慢晶体管性能）到快corner spread曲线，某个给定信号的运行变化范围是1.5倍；而对于22nm工艺，从慢corner spread曲线到快corner spread曲线，某个给定信号的变化范围将达2.5倍。因此，设计中需要容纳这样的变化率，以满足设计规范。

　　为解决corner spread问题，要通过严格的设计规范进行控制。用低阈值电压器件缓解corner性能的较大变化，但由此带来的最大缺点是漏电流增大。高阈值电压器件可解决漏电流问题，但只适于数字电路。这两点要做到均衡很不容易。90nm到45nm，45nm到28nm的IP重用也很困难。

　　5.低压混合信号设计能实现低功耗，需大胆标定芯核电压，I/O供电较为可取。在设计中，对于输出级，稳压器要从NMOS转成PMOS，用附加电路解决输出匹配和电源噪声问题。I/O电路的新发射极架构包括电压模式驱动、混合电压模式和电流模式，但电压模式下，数据率会降低，抖动将增大。

　　6.28nm时代的设计规则也更加复杂，就连一向受业界景仰的模拟设计师也不太容易熟练地驾驭。设计布局要认真考虑，器件类型和尺寸都有更严格的限制。

　　7.目前，复杂的模拟电路和数字电路将同时在新纳米工艺节点上出现。28nm工艺的ASSP大批量生产中，混合信号电路的良率会出现主要瓶颈。要保证高设计良率（DFY），需要知晓制造和可靠性方面的工艺特性。例如，电迁移；HCI（MOS器件的热载流子注入）、PMOS器件的NBTI（负偏压温度不稳定性）效应；NMOS器件的PBTI（正偏压温度不稳定性）效应。

　　同时，要注意两种失配对设计良率的影响。来自制造变量的器件局部变化所引起的统计失配，及来自布局的系统性失配。前一种失配需要先进的Monte-Carlo仿真，而后者需要新的布局方法。

　　28nm与40nm的特征要求比较，28nm与65nm的DAC SFDR（无寄生动态范围）分别如图2和图3所示。

                               
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图2 28nm与40nm的特征要求比较（红色字为28nm特征，分别比40nm提高20和10倍）

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图3 28nm与65nm的DAC SFDR（17MHz时，红色字为28nm的SFDR值）