RTL中clk模块插入库文件

我擦泪 · 发表于 2015-1-26 19:18:47

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在RTL里面看见了很多在 clk模块中，对

CLKBUFX4M clkadc_buf (.A(clk_div_8_temp),.Y(clk_27m_div_8));
CLKINVX4M clk_adc_inv (.A(clk_div_8_temp),.Y(clk_div_8_temp_inv));
CLKMX2X4M clk_adc_mux (.A(clk_27m_div_8), .B(clk_div_8_temp_inv), .S0(clk_invert), .Y(clk));

这种通过库来进行时钟的转换是为了什么？
有什么好处？
不用这些库纯Verilog也能做到同样的功能么？

acgoal · 发表于 2015-1-26 19:35:51

在RTL中插入库单元，在综合中应该要dont touch的，是防止综合工具用一个随便的buffer或者INV单元来替代了。专用的时钟单元需要其有非常强的驱动能力，不是一般的buffer能做到的。

maoqiu · 发表于 2015-1-27 18:43:46

CRG定制
主要是为了保证die内时钟质量

专用时钟器件的上升沿、下降沿transation特性要好

对于时钟jitter、占空比等性能参数的影响小

我擦泪 · 发表于 2015-1-27 19:25:42

学习了

[讨论] RTL中clk模块插入库文件

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