两种verilog语言写法的实现问题！求解答~

电子小建 · 发表于 2015-1-23 21:07:38

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在看verilog代码时，看到这样两种表示方法：一种是：
“ wire  a;
  assign  a=b;
”
一种是：
“wire  a=b;”

请教各位大神这两种写法实现出的电路一样不，有什么区别没？（我怎么感觉是一样的）

shirancq · 发表于 2015-1-23 21:09:14

确实是一样。verilog代码风格不严谨，有很多可以简写的地方

电子小建 · 发表于 2015-1-23 21:27:12

回复 2# shirancq

谢谢！

A1985 · 发表于 2015-1-24 09:31:48

回复 1# 电子小建

从RTL角度看没什么区别，但是从语法，仿真的角度就有区别。

winnerwei · 发表于 2015-1-24 09:34:23

第二种写法，非新版本的LEDA checking会报warning

polozpt · 发表于 2015-1-25 09:29:59

确实是一样。verilog代码风格不严谨，有很多可以简写的地方
shirancq 发表于 2015-1-23 21:09

登录/注册后可看大图

一样的

shixiaogang · 发表于 2015-1-25 15:58:30

一样的，主要是综合出来的RTL图

wgej1987 · 发表于 2015-1-26 17:55:23

一样的，看你b定义在哪里，b定义在a之前我就用wire a=b; b定义在a之后，那就用wire a; wire/reg b; assign a =b;

电子小建 · 发表于 2015-1-26 19:33:10

回复 8# wgej1987

谢谢指导！

教父 · 发表于 2015-1-28 20:56:23

不同的代码风格

[求助] 两种verilog语言写法的实现问题！求解答~