BUCK型DCDC怎么仿真环路稳定性？

wuyanwei · 发表于 2015-1-22 18:11:58

您需要登录才可以下载或查看，没有账号？注册

x

各位大侠好，小弟最近在spectre下做一个BUCK IC电路，由于有logic电路，所以关于系统环路稳定性这里仿真是一窍不通，不知道大家都是怎么处理的？

wuyanwei · 发表于 2015-1-27 12:48:18

怎么没人搭理我，自己顶起！

zcqzxczxc · 发表于 2015-1-27 14:40:11

仿真的时候logic要去掉，保留最简电路

zgtianlei · 发表于 2015-3-12 15:47:52

转换成小信号分析建模。可参考一些论文和Ridley论文

superchildren · 发表于 2015-3-13 09:47:04

先手算，再用simplis搭系统跑小信号，最后在cadance里用verilogA做系统。然后再做电路，这是我的方式。

2002358124 · 发表于 2015-3-13 13:39:38

同意5楼的方法

sudheeranala · 发表于 2015-9-7 12:13:15

Thanks for sharing..

magicdog · 发表于 2015-9-8 17:00:41

simplis 足够了吧，而且楼主已经有电路了，代进去仿真看margin够不够就行了

i0977454522 · 发表于 2019-5-15 12:42:38

thnak

i0977454522 · 发表于 2019-5-22 00:30:08

thank

[求助] BUCK型DCDC怎么仿真环路稳定性？