菜鸟求教，verilog程序的时钟问题

chz100 · 发表于 2015-1-14 16:12:47

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我写testbench，用modelsim仿真的时候，module模块里面的输入时钟可以由testbench里面进行赋值，每隔一段时间发生变化，让他成为一个时钟波形。
但是要是下载在板子上，这个module模块的输入时钟应该在哪个文件中赋值，让他定时变化啊？

由于testbench里面的测试文件并不能和module的点v文件一起生成一个.sof文件，所以产生了这个问题，

请各位大大们求教啊！！！

cutfor · 发表于 2015-1-14 20:01:45

呃，每个板子上都会有时钟源，看一看输入到哪个端口，这是你可以用的！

chz100 · 发表于 2015-1-14 21:59:24

回复 2# cutfor

大大，问一下，是不是testbench里面写的时钟驱动，仅仅是为了仿真用的，而加载到fpga上的时候可以把这个testbench文件舍弃，然后将这些时钟管脚直接连在芯片的一些clock上啊？之后芯片的这些clock端口的时钟信号是不是直接由外部的晶振或者是信号发生器将时钟信号输入到这些clock端口，从而给芯片这些时钟啊？

linghuqiubai · 发表于 2015-1-15 10:33:31

回复 3# chz100

没错

zcby · 发表于 2015-1-15 10:56:29

例如xilinx的ISE，定义端口要写在约束文件UCF里，这里输入输出都要有对应的接口号，接口号要在开发板的原理图里去查找，一般会提供好几个钟，100M，125M；tb文件只是仿真用的。

glace12123 · 发表于 2015-1-16 01:03:12

只能说你对FPGA这个器件还是不够了解。。。

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