带IO Cell的PLL如何添加电源pad[已解决]

fudanhyx

目前有一个PLL的IP想加入到当前的设计中，该PLL电源自带了IO cell，一共有6个电源pin，如下图：

前端例化该模块时，不知道该如何处理这几个pin，都接到了pll_*的signal变量上，综合后相应pin都变为logic 0. 这样例化是否有问题？

这6个pin中，VCC18A,VCC18D,GND18A,GND18D自带了IO cell, VCCK和GNDK则需要与power ring连起来



本人初学者，没有相关经验，所以想请教下大家，应该如何添加电源pad，并将其与相应IO Cell连接起来？
非常感谢!

zero_0

就跟其他Hard macro一样，大多数netlist都不带power的，在PR记住接上就好了

fudanhyx

回复 2# zero_0

我在top中将pll的power pin引出，然后在pr中再连上可以么？pad的添加呢，我在pll IP的手册中看到

When integrating this PLL block into the chip layout, please place a short and wide metal line between the I/O cells and the bonding pad.

但我不是很清楚具体怎么操作，bonding pad也可以在encounter中添加么？
谢谢！

fsea

解决方案有很多。
１、从你的思路来看，在网表中连接到了逻辑０，那么在综合后输出时，需要从输出的网表中手动将对应的pin连接到对应的地，否则lvs会遇到麻烦。
２、那段英文的意思是让你电源线连的扎实一些。bonding pad也是要添加的。可以在布局时添加，也可以在最终gds上添加，取决于你的pad的设计。

zero_0

回复 3# fudanhyx


    “我在top中将pll的power pin引出，然后在pr中再连上可以么？”当然可以
    “bonding pad也可以在encounter中添加么？” 能在PR解决的都在PR解决，为了ECO着想。PAD做成一个hard macro就好了，自己写个空的.lib

fudanhyx

非常感谢楼上两位的解答！我先尝试下

豪杰大侠

请问楼主的最终解决思路是什么呢，我们用的应该是同一个库，困扰了好久了。