关于PLL总体相位噪声的水平

幸福在哪里

在做PLL， 然后最近在放总的相位噪声。VCO使用的是环振里最基本的对称负载结构，相位噪声大约是80dBc/Hz@100kHz。
然后仿的电荷泵与鉴频鉴相器的输出噪声
分频器的噪声忽略了
最后用matlab根据传输函数算出了总噪声，居然得到了这么个图。。。。
问一下各位大神，这个图异常么。。我觉得总的相位噪声不可能这么低

谢谢诸位

何平

估计MATLAB程序都有问题，VCO的相位噪声贡献曲线明显有问题，还有你的LPF，DIV的噪声最好也算上，很显然上面没有，PFD+CP噪声贡献曲线也有问题，高频段怎么可能会有一个上升再下降的趋势呢？  还有输出单位是dbc不是db，先理解了环路噪声传输函数之后再来拟合曲线吧

幸福在哪里

回复 2# 何平


   好的 我再去学习一下  不过dB和dBc在数值上没有太大区别吧     多谢了 这么晚回帖帮助人

幸福在哪里

回复 2# 何平

还有鉴频鉴相器 电荷泵和LPF是一起仿的Pnoise

fuyibin

   

估计MATLAB程序都有问题，VCO的相位噪声贡献曲线明显有问题，还有你的LPF，DIV的噪声最好也算上，很显然上面 ...
何平 发表于 2014-12-28 22:43

                               
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phase noise当然有可能在bandwidth附近会有一点突起，那个频率附近vco phase noise最高

幸福在哪里

回复 5# fuyibin

楼上的意思是PFD+CP对于总噪声的贡献在高频处不应该有突起。  但是我仿的时候是PFD+CP+LPF一起仿的，出来的应该是电压噪声。
我的VCO仿真的相位噪声应该是没问题的


请教一下大神，我的低频相位噪声是不是有点低？是不是因为LPF输出的噪声是电压噪声的原因？LPF噪声的传递函数是不是就是输出的相位噪声对于电压噪声的传递函数？

第一次仿 没有什么经验 见谅

还有我觉得自己所有的模块都没有进行优化，都是用的最传统的结构，我觉得总体的相位噪声不应该只有这么低。

谢谢...

fuyibin

回复 6# 幸福在哪里

我觉得你先把传输函数搞清楚，整个pll loop的开环、闭环传输函数，各部分传输函数写出来，包括vco, charge pump, lpf, pfd等
如果phase margin不够，那么close loop是会在bandwidth附近有突起，pfd和cp的noise就会凸起来
至于phase noise的高低，这和vco频率，ref频率，分频系数等都有关系
只要model和测试结果match就可以了
cadence仿真的phase noise还是很准确的，至少我实测和仿真结果非常吻合

何平

回复 5# fuyibin


   总的输出相位噪声在环路带宽肯定是会有一个突起的，这个突起是由LPF处的噪声和VCO处的噪声贡献带来的，但上面我说的是PFD+CP的噪声贡献，这个噪声贡献在环路带宽之后是以20dB每十倍频速度下降的，只要稳定性足够，这个环路带宽处一定平稳下降，除非当你相位裕度严重不足过度欠阻尼的时候，这个地方才会有一个抖动峰值，那是不希望看到的结果

何平

回复 6# 幸福在哪里


   你VCO自由振荡的相位噪声可能没什么问题，但你这个图中VCO的噪声贡献曲线是一定有问题的，VCO噪声传输函数为高通滤波器，低频段的噪声贡献曲线一定是严重下降之后再慢慢上升一直到环路带宽处后再慢慢下降，看你这个VCO噪声贡献曲线，应该是你把VCO噪声传输函数搞错了

lwjee

首先，你是PFD+CP+LPF一起仿真，所以你的曲线中间凸起是合理的，因为电阻的噪声在滤波器后是带通的。但你VCO噪声是有问题的，因为低频的VCO噪声会被抑制。最后，总输出噪声中间凸起也是合理的，凸起不凸起取决于design和VCO的类型。但我想知道你VCO和参考时钟频率是多少？100dBc/Hz @1MHz还是很不错的。有没有考虑电源或者Regulator的噪声？