用高频时钟检测低频时钟的上升沿，用两个D触发器还是一个D触发器？

zylxzxcyz

用高频时钟检测低频时钟的上升沿，用两个D触发器还是一个D触发器？
一个D触发器，如下描述
always@(posedge clk_quick)
begin
   clk_buf<=clk_slow;
end

always@(posedge clk_quick)
begin
if({clk_slow,clk_buf}==2'b01)
   rise_flag<=1'b1;
else
   rise_flag<=1'b0;
end

上面的描述实现仅需一个时钟

两个D触发器
always@(posedge clk_quick)
begin
   clk_buf[1:0]<={clk_buf[0],clk_slow};
end



always@(posedge clk_quick)
begin
if(clk_buf[1:0]==2'b01);
   rise_flag<=1'b1;
else
   rise_flag<=1'b0;

end


如上描述也常见，那么大家是如何选择的？？
上述两种结构各有什么优缺点？

Timme

都不行，得3个触发器...

zylxzxcyz

回复 2# Timme


   这个~~~你是指需要同步吗？

zylxzxcyz

回复 2# Timme


   如果忽略前面的同步，那么怎么办呢？   感觉第一种方法就足够了，但是第二种又经常见，还找不出来使用的原因~~~

yariyari

经典的是2级触发器

zylxzxcyz

回复 5# yariyari


   我觉得也是，可是既然一个D触发器就可以完成的任务，为甚么还要用两个呢？

jun_dahai

如果时钟相位固定的话，使用一级也是可以的
如果是完全异步的话，至少使用两级，因为存在亚稳态的问题

zylxzxcyz

回复 7# jun_dahai


   说的有道理~

aiwa0311

2级已经足够很多应用，3级比较保险。

duangege46

回复 7# jun_dahai


   能不能详细讲讲亚稳态的消除，求教