在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 3998|回复: 5

[讨论] altera的lvds差分输出不对称是什么原因?

[复制链接]
发表于 2014-12-9 21:02:14 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
tek00066.png
因为用到了光模块,采用ALTERA EP4CE10器件LVDS,没有采用它的altlvds,只是约束了一个输出信号为lvds差分信号,大多数情况下输出p和n是对称的,但是通信有误码,抓取发送管脚的波形如图所示,串行数据为25M,周期40ns,从波形上看,不对称已经达到10ns,这个应该是不正常的吧?可能是什么原因导致的?
发表于 2014-12-10 00:47:02 | 显示全部楼层
怎么约束的,伪差分有伪差分的约束和布线要求
 楼主| 发表于 2014-12-10 14:07:16 | 显示全部楼层
我用的是5和6bank的真lvds,直接在管脚属性上约束为LVDS,电平为2.5V,是不是还要加SET_OUTPUT_DELAY约束?
发表于 2015-3-8 13:45:52 | 显示全部楼层
路过看看
发表于 2015-3-8 22:41:04 | 显示全部楼层
25m这么慢,你用假差分也搞定了。
我觉得不应该有你说的这种问题。
发表于 2015-9-18 19:22:49 | 显示全部楼层
回复 1# fgm1982

很好!!!!!!!!!!!!谢谢
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-12-23 01:47 , Processed in 0.024392 second(s), 9 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表