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查看: 5890|回复: 3

[求助] Vivado2015.4布局布线报错

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发表于 2016-9-9 13:25:17 | 显示全部楼层 |阅读模式

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请问哪位大侠有知道这个报错的原因吗?
[DRC 23-20] Rule violation (IOSTDTYPE-1) IOStandard Type - I/O port SYSCLK_N is Single-Ended but has an IOStandard of DIFF_HSTL_II_18 which can only support Differential


[DRC 23-20] Rule violation (IOSTDTYPE-1) IOStandard Type - I/O port SYSCLK_P is Single-Ended but has an IOStandard of DIFF_HSTL_II_18 which can only support Differential


这是板子上的一个系统差分时钟,1.8V输出,差分信号进来先经过了一个IBUFDS,又经过一个BUFG,但是仍然认为这是一个单端信号,我在Synthesis Design里用图形化工具分配管脚的时候可以看到是把它认为差分的,但是生成Bitsream的时候又报错。ps:我在另外一个工程里是相同的用法,不过另外一个工程里有用BUFG的输出(sys_clk)做触发时钟计数,而这个工程里仅仅把sys_clk连到GTP模块,离板级测试只差一步了,卡在这里
求哪位大侠能够帮我一下,非常感谢!!!
 楼主| 发表于 2016-9-9 13:45:24 | 显示全部楼层
自己发的贴,自己顶一下,求大神解决啊,刚刚用sys_clk做了个计数做为reset信号,但是还是出一样的错误。没招了~
 楼主| 发表于 2016-9-9 15:34:53 | 显示全部楼层
Problem Solved,因为我的工程只有输入,没有输出,原本是打算用ILA或者VIO观察信号的,没想到不给输出不行,随便引一个管脚出来做为output就OK了,奇怪为什么会认为是CLOCK单端的错误
发表于 2016-9-9 22:53:22 | 显示全部楼层
回复 3# ahy


   不奇怪,因为输出都被优化掉了,最终就只剩一个输入管脚了,不就只有单端了么,,
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