请教一个问题，使用两个边沿，当时钟占空比不总是50%时，会对电路造成什么样的影响

qqiummo · 发表于 2014-12-7 19:08:00

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请教大侠们几个个问题，1、使用两个边沿，当时钟占空比不总是50%时，会对电路造成什么影响呢？可否举个例子

2、什么时候必须使用50%占空比的时钟？在什么时候可以放宽要求？

chengroc · 发表于 2014-12-8 09:12:40

1，用到两个边沿时，时序会变紧张，当占空比还不是50%时，就更紧张了。例如10M时钟周期100ns，但高低电平分别是70ns，30ns，那么时钟定义应该按16M定义并增加一定余量
2，任何时候只要时序能满足要求，没有什么情况是必须要求50%占空比的时钟。

qqiummo · 发表于 2014-12-8 12:43:07

本帖最后由 qqiummo 于 2014-12-8 12:47 编辑

回复 2# chengroc

再请教一下，为什么“高低电平分别是70ns，30ns，那么时钟定义应该按16M定义并增加一定余量”，为什么是16M呢？谢谢

chengroc · 发表于 2014-12-8 16:24:42

指的是在综合工具中的时钟约束。
如果非50%占空比，则必须考虑最严格的情况，如例子中的16M = 1/（30ns*2）

lvlv2011 · 发表于 2014-12-11 18:18:26

最好别用两个沿采，一般只能保证一个沿的timing

xduryan · 发表于 2014-12-14 20:40:59

用两个沿的都是大神

Cx_1221 · 发表于 2022-9-19 20:02:28

学习了，感谢分享

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