【求教】c语言中的结构体在verilog中如何实现

niloaixeuy · 发表于 2014-12-1 15:56:23

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最近在做一个c语言算法移植到FPGA上的项目，遇到一个问题，c语言上有一个全局的结构体，几乎每一个函数都会用到它里面的元素，请问碰到这种问题一般怎么处理啊？

目前我们是把这个结构体放在一个blkram里面，然后用了一个调度模块，可以让16个用户通过req和ack访问这个blkram，但是现在发现16个用户远远不够用。

本人是第一次做软到硬的算法移植，如果有人有c语言到verilog移植这方面的资料给我参考一下，将感激不尽！谢谢了。

A1985 · 发表于 2014-12-1 16:30:36

你这个可以做仲裁吧。

niloaixeuy · 发表于 2014-12-1 16:41:19

回复 2# A1985

仲裁得心都累了，100个函数都用它，效率也很低。我也想问问有没有比较有经验的伙伴传授一下算法移植的一些方法。

A1985 · 发表于 2014-12-1 16:46:35

看你C怎么写的了，是顺序还是并行，还是会不会冲突了。。。

niloaixeuy · 发表于 2014-12-1 16:51:26

回复 4# A1985

不知道你有没有听说过h.264代码

niloaixeuy · 发表于 2014-12-1 17:04:04

回复 4# A1985

其实我是想说我这个用blkram去实现结构体的方法只是我的一种想法，我想问还有没有更好的方法来实现，对于这用全局一直在用的结构体。

A1985 · 发表于 2014-12-1 17:34:25

回复 6# niloaixeuy

速度上的去就用串行，不行就并行呗。。很简单的东西。

iyama · 发表于 2014-12-1 18:00:46

回复 1# niloaixeuy
读肯定没问题，直接拉线就完了写的话也是if 多几个else 搞定。
还用blockram？

niloaixeuy · 发表于 2014-12-1 18:03:36

回复 8# iyama

有400多个元素，你的意思是都用reg吗？

yu-ge · 发表于 2014-12-1 18:49:47

过来围观下

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