PLL带内相位噪声

何平 · 发表于 2014-11-24 07:35:49

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“尽管晶体参考和VC0对带内相噪有影响，但是带内相噪主要还是由鉴相器的噪声决定的。为了粗略预测相噪，采用下面的公式：
相位噪声=(1Hz规一化的噪声基底)+10log(比较频率)+20LOG(N)”
我是在一篇论文中看到上面这句话，我有几个问题：
（1）：很少听到鉴相器的噪声，但上面说带内相噪主要还是由鉴相器的噪声决定的，为什么呢？？带内噪声不是基本上都分频器，参考源，和电荷泵决定的吗？三态数字鉴相器还有噪声吗？？
（2）带内相位噪声=(1Hz规一化的噪声基底)+10log(比较频率)+20LOG(N)，请问这个公式是怎么得来的呢？
（3）噪声基底是一个什么样的概念？

谢谢！

何平 · 发表于 2014-11-24 15:53:01

自己顶一下

Ronalren · 发表于 2014-11-25 10:31:02

帮你顶，同样在学习，很多不懂的

cl378454434 · 发表于 2014-11-25 12:15:04

回复 2# 何平

1Hz规一化的噪声基底应该是真空噪底 -174dbm/hz ，在PLL带内积分，然后乘以N平方，因为PFD的噪声在对于PLL是低通，所以在PFD的噪声对PLL 的噪声贡献函数就为N平方乘以G（S）/1+G（S）,在带内G（S）/1+G（S）近似为1 ，所以上述取10log就得到你的公式了

JoyShockley · 发表于 2014-11-25 12:36:30

回复 1# 何平

Razavi 射频微电子第二版里面讲得很清楚啊，这些都是非常基础的教科书上的知识点吧

何平 · 发表于 2014-11-25 15:03:20

回复 4# cl378454434

您好，非常感谢您的回复，还有一个问题：那为什么还要加上一个10log（参考频率）呢？

JoyShockley · 发表于 2014-11-25 15:07:55

回复 1# 何平

Charge Pump的噪声产生机理，就是由于PFD的非理想特性导致（即：PFD会在某一个时刻，让CP上下两个电流源同时接入loop）；

所以，我认为你那篇论文中讲的PFD噪声，应该是PFD和CP共同导致的噪声。

你是看的中文论文？这些论文除了名校博士（部分硕士）的值得参考外，没必要去看中文的微电子论文吧。

何平 · 发表于 2014-11-25 15:15:11

回复 7# JoyShockley

一直看的中文论文，最近才看了好几篇英文的。说得有理，一些普通的硕士论文有时看的真的很迷糊。

JoyShockley · 发表于 2014-11-25 15:23:11

回复 8# 何平

清华和复旦相对来说，好论文的概率大一点；工程硕士的论文，基本可以忽略。

像传统PLL，其实研究得相当透彻了，国外一堆的，tutorial啊，short course什么的，看看那个也挺不错。

你有Razavi的射频微电子第二版吧，我觉得里面的内容，可以解决你的问题啊，建议看看

JoyShockley · 发表于 2014-11-25 15:27:04

回复 8# 何平

你是在做什么应用的PLL，我给你发篇我们组内的硕士PLL论文吧，我这位师兄目前在美国读博，硕士期间的研究成果，发了一篇JSSC。

应用于无线通信多模接收机的频率综合器的研究与设计.pdf (2.87 MB, 下载次数: 943 )

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