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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog/RF IC 设计 › Analog/RF IC 设计讨论 › PLL带内相位噪声
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楼主: 何平

[求助] PLL带内相位噪声

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fox2738
发表于 2014-11-25 18:08:59 | 显示全部楼层
长知识了
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发表于 2014-11-25 18:36:24 | 显示全部楼层
10log。。。。
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cl378454434
发表于 2014-11-26 09:12:26 | 显示全部楼层
回复 8# 何平


    尽量别看中文论文，JoyShockley版主说的是对的，在PLL锁定后，在PFD的死区时间，cp的上下两个开关都导通，cp贡献噪声，其余时间cp的开关都是断开的，可以认为cp不贡献噪声；还有很多soc芯片里，PLL的reference clk也不是很干净的  并不都是由高质量的晶振提供，所以哪个噪声占的比较大的比要看实际情况具体分析。
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尘下之尘
发表于 2014-11-26 09:23:16 | 显示全部楼层
回复 10# JoyShockley

关于射频频综的文章，能发几篇博士的论文么，谢谢 ~
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cl378454434
发表于 2014-11-26 09:23:40 | 显示全部楼层
回复 10# JoyShockley


    敢问楼主，是哪个组的？？闵浩？洪志良？闫？
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何平
 楼主| 发表于 2014-11-26 15:20:15 | 显示全部楼层
回复 10# JoyShockley


  我做的是时钟， 谢谢版主，提供的论文中正有我待解决的问题
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miss_u_2
发表于 2014-11-28 00:51:21 | 显示全部楼层
回复 7# JoyShockley
超？
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何平
 楼主| 发表于 2014-12-12 15:56:48 | 显示全部楼层
AN10007-Jitter-and-measurement.pdf (576.79 KB, 下载次数: 199 ) 回复 12# 薛定谔的太极拳
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何平
 楼主| 发表于 2014-12-12 15:57:33 | 显示全部楼层
回复 12# 薛定谔的太极拳

AN10007-Jitter-and-measurement.pdf (576.79 KB, 下载次数: 85 )
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发表于 2014-12-13 11:14:40 | 显示全部楼层
回复 19# 何平


好的 我看看先
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