求助：sram的偏移约束写法

sally050119 · 发表于 2014-11-12 13:00:46

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现需要做sram的偏移约束，fpga给sram提供工作时钟、地址总线、控制信号，另外还有双向数据总线，使用晶振提供给fpga的时钟，再经过dcm得到sram控制模块的工作时钟，工作时钟取反经过oddr2，输出作为sram工作时钟
想请教各位大侠，
我使用ise的creat timing constaints创建offset约束，以上情况算源同步还是系统同步？进入到第二步时钟引脚的选择，只有晶振给出的时钟，没有sram工作模块实际使用的经过dcm之后的时钟？此处该如何处理呢？

刚刚学习使用约束，很多不懂，希望大家指点一下，这厢先谢过了

sally050119 · 发表于 2014-11-12 13:16:55

自己顶一个，恳请大神指点

Shanxiby · 发表于 2014-11-12 21:24:26

你可以自己编写一段HDL代码，这样实现比较快些。

sally050119 · 发表于 2014-11-13 12:59:39

回复 3# Shanxiby

谢谢答复，再想请问偏移约束是不是只能约束输入输出引脚和外部时钟的关系，而不能约束与内部时钟（比如经过dcm产生的）的关系

insunshinecn · 发表于 2014-11-13 17:20:24

DCM输出和输入时钟的关系不就是DCM的参数吗。。。。。。。。。。。。。。。。

lifengmiao · 发表于 2014-11-14 07:24:40

DCM 只需要给输入时钟加约束，输出时钟约束tool会自动产生。

sally050119 · 发表于 2014-11-14 08:03:32

回复 6# lifengmiao

情况是这样的，原本测试sram的工程中，sram读写都是正常的，后来把测试工程加到系统里，sram读写就不正常了，怀疑是布局布线发生变化，导致给出的sram控制信号相互关系发生了改变，改变送给sram的工作时钟的输出相位，会得到正确结果，但是系统改变一点，相位又需要改变，所以想到可不可以通过约束，固定sram控制信号和工作时钟的相位关系达到不需要总是调节的作用

sally050119 · 发表于 2014-11-14 08:04:38

回复 6# lifengmiao

不知道大神有没有好的办法，解决上面的问题

eddsos · 发表于 2014-11-14 08:34:52

产生两个时钟, 一个给现有电路用,一个输出.
PLL可以调节时钟输出的相位，通过指定这个相位，来抵消外部电路的影响。

nero007 · 发表于 2014-11-14 08:41:15

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