ISE:verilog用数组定义的输入端口怎样在管脚约束文件中显示出来？

Anccerson

定义了这样一个数组： input [7:0]Buttons;但是生成管脚约束文件.ucf的时候却没有这个数组，求问怎么显示出来？

Anccerson

回复 1# Anccerson


   问题已解决，例化器件的时候带上端口长度就可以了。