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查看: 4635|回复: 1

[求助] ISE:verilog用数组定义的输入端口怎样在管脚约束文件中显示出来？

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Anccerson
发表于 2014-11-10 20:26:40 | 显示全部楼层 |阅读模式

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本帖最后由 Anccerson 于 2014-11-11 18:57 编辑

定义了这样一个数组： input [7:0]Buttons;但是生成管脚约束文件.ucf的时候却没有这个数组，求问怎么显示出来？
ISE, verilog, 管脚约束文件, 数组

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Anccerson
 楼主| 发表于 2014-11-11 20:20:55 | 显示全部楼层
回复 1# Anccerson


   问题已解决，例化器件的时候带上端口长度就可以了。
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