设为首页收藏本站
在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名：电子顶级开发网)

手机号码，快捷登录

手机号码，快捷登录

找回密码

  登录   注册  

快捷导航
创芯云服务  : 创芯大讲堂  | 创芯人才网 | 数字IC职业培训  EETOP诚邀线上IC培训讲师!
搜帖子
EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计讨论(IC前端|FPGA|ASIC) › ISE:verilog用数组定义的输入端口怎样在管脚约束文件中 ...
返回列表 发新帖
查看: 4393|回复: 1

[求助] ISE:verilog用数组定义的输入端口怎样在管脚约束文件中显示出来？

[复制链接]
Anccerson
发表于 2014-11-10 20:26:40 | 显示全部楼层 |阅读模式

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要 登录 才可以下载或查看，没有账号？注册

x
本帖最后由 Anccerson 于 2014-11-11 18:57 编辑

定义了这样一个数组： input [7:0]Buttons;但是生成管脚约束文件.ucf的时候却没有这个数组，求问怎么显示出来？
ISE, verilog, 管脚约束文件, 数组

相关帖子
回复

举报

Anccerson
 楼主| 发表于 2014-11-11 20:20:55 | 显示全部楼层
回复 1# Anccerson


   问题已解决，例化器件的时候带上端口长度就可以了。
EETOP创芯人才网简历投递入口
回复 支持 反对

举报

返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条

×

小黑屋| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-5-6 01:38 , Processed in 0.022979 second(s), 8 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表