请教一个VCS功能仿真时序采样的问题

xikezn · 发表于 2014-11-8 10:02:32

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本帖最后由 xikezn 于 2014-11-8 10:05 编辑

一个同步设计，
用VCS进行功能仿真，发现个别信号采样的是时钟上升沿之前0-时刻的值（不符合预期），大部分信号采样的是时钟上升沿之后0+时刻的值（符合预期）。是设计有问题吗？还是需要设置VCS的什么选项吗？
另外，是内部寄存器，不能通过加接口时延来解决，rtl内加时延感觉也不是个事儿。

whz7783478 · 发表于 2014-11-9 21:02:45

TB中给模块的激励信号不要和时钟对齐。或者tb中的赋值用触发器的方式赋值

xikezn · 发表于 2014-11-13 12:11:26

回复 2# whz7783478

这个可以解决接口寄存器的问题，不能解决内部寄存器的问题啊

494693243 · 发表于 2019-10-14 14:48:13

xikezn 发表于 2014-11-13 12:11
回复 2# whz7783478

楼主最后这个问题怎么解决的？

bysg312 · 发表于 2019-10-14 17:39:12

你要保证进入你的模块输入端口的信号都是用寄存器打完一拍以后的信号，应该就不会有这个问题了，你可以试一试

15094030310 · 发表于 2022-11-21 20:28:24

这是vcs仿真调度的问题，添加仿真选项 vcs -deraceclockdata ，保证仿真器采样前一拍的值

15094030310 · 发表于 2022-11-21 20:29:32

vcs -deraceclockdata 可以解决

15094030310 · 发表于 2022-11-21 21:04:35

15094030310 · 发表于 2022-11-21 21:05:29

vcs -deraceclockdata 可解决

飞翔的荷兰人 · 发表于 2023-1-3 20:19:21

使用questasim也出现这个问题了，有相似的命令吗，大佬

[求助] 请教一个VCS功能仿真时序采样的问题

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