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查看: 4073|回复: 3

[求助] quartus SDC中PLL的时钟约束，为什么有的是pll1，有的是pll

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masure
发表于 2014-11-7 09:23:00 | 显示全部楼层 |阅读模式

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各位大牛，请假一个关于quartus SDC约束的问题：
在create_generated_clock的的时候，对PLL输出时钟进行约束，为什么有的是：altpll_component|auto_generated|pll1|clk[0]？


有的则是：altpll_component|auto_generated|pll|clk[0]?


也就是为什么有的是pll1，有的是pll？


谢谢各位！
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insunshinecn
发表于 2014-11-7 11:44:55 | 显示全部楼层
只有PLL的话，我想问：是怎么区分我现在的0端口是哪个PLL出来的。
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masure
 楼主| 发表于 2014-11-7 14:43:39 | 显示全部楼层
回复 2# insunshinecn


   根据你RTL的hierarchy就可以找到是哪个PLL啦.
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edwardk
发表于 2018-12-25 21:06:41 | 显示全部楼层
学习中。。。。。
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