在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 1462|回复: 0

[求助] 关于 算法仿真 和 用Verilog实现 的若干问题,只求打开一扇门

[复制链接]
发表于 2014-10-31 22:44:04 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
1,我是用C做算法仿真还是用C++呢?C的话是不是现在已经有综合工具支持(Vivado)直接综合成网表?就是说,是不是所有的函数都是我自己写,而不是调用C++库的话,综合工具就可以综合了?
2,假设我已经做好了算法仿真,获得了几个节点的数据(比如说,模块A的输入数据和输出数据,模块B的输入数据和输出数据),那么这种仿真的意义仅仅在于产生Verilog的测试向量吗?(就是 比如说,我通过VS2010 运行了我的软件,然后产生一个 .txt的测试文档,当然,里面的内容就是类似于 DATA=1;#10 DATA=2.....)然后我就能把这些测试向量复制黏贴到我的.v文件中,然后进行功能仿真,然后把结果和软件的运行结果对照,。。像这个流程吗?

(人家问我进行软件仿真了吗?我都回答不上来)
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条


小黑屋| 手机版| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-12-29 21:41 , Processed in 0.015856 second(s), 9 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表