PLL中三阶环路滤波器第三阶RC如何设计

尘下之尘 · 发表于 2014-10-28 13:52:46

回复 9# christ0426

lwjee · 发表于 2014-10-28 14:11:06

ring VCO的带宽比较大，不适合SDM小数分频，如果PI可以。因为带宽很大，所以LPF的两个极点频率很高，滤波效果很差。

lwjee · 发表于 2014-10-28 14:12:30

回复 5# 尘下之尘

有spur要知道是从哪里来的，二阶的LPF就可以做的很好，从来不用三级的，不能太盲目。

尘下之尘 · 发表于 2014-10-28 19:45:05

回复 13# lwjee

dual-chp pll会不会参考杂散就是比单电荷泵PLL大呢？目前改成三阶LPF完全没什么效果让我很郁闷！

lwjee · 发表于 2014-10-28 21:51:32

回复 14# 尘下之尘

应该不会

semico_ljj · 发表于 2014-10-28 21:55:28

做三级其实意义不大

christ0426 · 发表于 2014-10-29 14:23:26

回复 11# 尘下之尘

我又来深圳了，啥时候去珠海找你？

fuyibin · 发表于 2014-10-29 14:27:35

回复 lwjee

dual-chp pll会不会参考杂散就是比单电荷泵PLL大呢？目前改成三阶LPF完全没什么效果让我很 ...
尘下之尘发表于 2014-10-28 19:45

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dual loop 的一路charge pump电流太小，容易造成很大的mismatch，最终就转化成的DJ也就是spur

fuyibin · 发表于 2014-10-29 14:39:53

ring VCO的带宽比较大，不适合SDM小数分频，如果PI可以。因为带宽很大，所以LPF的两个极点频率很高，滤波效 ...
lwjee 发表于 2014-10-28 14:11

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基于ring oscillator也可以做fractional-n的 synthesizer，带宽做的小是为了滤除SDM noise，但是浪费了很大面积
24MHz reference clock，把小数pll带宽做到500KHz以上，1MHz左右，size就可以减小非常多，而且可以减小ring osc的noise
这就是在trade off pll noise和SDM noise

lwjee · 发表于 2014-10-29 14:57:10

回复 19# fuyibin

1MHz BW，REF24MHz，这样SDM的噪声很多，频率一直在动，phase Jitter几乎就是TVCO/N.

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