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我在读systemverilog for verification, 从http://chris.spear.net/systemverilog/#Examples, 下载的Utopia example。 我没有VCS, 用的是Modelsim SE PLUS 6.5, 但是编译时出现错误:** Error: scoreboard.sv(60): (vlog-7027) Hierarchical reference ('top.squat.lut.read') not allowed from within a package.
** Error: D:/Program Files/yangshuang/modeltech_6.5/myproject/11-01.Example/environment.sv(86): (vlog-7027) Hierarchical reference ('top.squat.lut.read') not allowed from within a package.
** Error: utopia.sv(69): near "interface": syntax error, unexpected "interface", expecting "assert "
请问是编译问题吗?例如文件次序。还是编译器和vcs不一样造成的。敬请高手指点。 |
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