AMS导入verilog代码遇到原语声明问题

hktkzsw · 发表于 2014-9-25 12:57:30

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基于IC5141、IUS8.2、MMSIM6.2构建了AMS仿真平台。当在IC5141的library manager导入verilog代码时，代工的verilog.v中采用了原语声明的形式（如buf ( _H01, H01 );not ( N01, _H01 );），导致IC5141（也许是ncverilog）找不到所引用的module而报错，大家有遇到这个问题么？怎么解决的？多谢~！

kaikanertan · 发表于 2014-9-26 08:15:16

回复 1# hktkzsw

1、ADE L界面：Simulation->netlist and run options->OSS-based netlister with irun;
2、Simulation->options->ams simulator->Main里边：options files(-f)这里需要填写文本文件，这个文本里边写你调用的所有.v文件的绝对路径;例如：
/home/XXXX/XXXX/XXXX1.v
/home/XXXX/XXXX/XXXX2.v
/home/XXXX/XXXX/XXXX3.v

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