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[讨论] xilinx FIFO使用

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发表于 2014-9-17 14:54:44 | 显示全部楼层 |阅读模式

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近日在学习xilinx的FPGA开发,使用FIFO 时遇到以下问题: 写时钟占空比25%,写使能和64位数据同步于此时钟进入FIFO的写入端;读时钟占空比50%,读写时钟同频不同相。FIFO使用xilinx IP核例化的stadard FIFO,读写独立时钟,读写位宽都是64;
      使用时,以一定重复频率给写时钟,写使能和数据也同步于此时钟给出,数据输出完后,时钟也停止;FIFO  empty 无效后,给写使能,打一拍后数据输出。目前的问题是:写入端数据是64'H000400030000200001 ,64'H0008000700060005
的递增数据,chipscope查看时读出来的却是64'H000800030000200001,64'H000400070000600005的乱序数据,数据个数倒是对的。时序仿真是没有问题的,但在芯片里执行就出现问题了。


还请哪位大牛指点迷津!多谢!
发表于 2014-9-17 17:03:20 | 显示全部楼层
没怎么看懂你的意思,fifo先进先出,你使用那个IP核的时候有关于他的帮助文档吧,他的使能信号和一些行为你在理解一下,我以前弄过,现在不怎么记得了。
 楼主| 发表于 2014-9-17 17:21:37 | 显示全部楼层
回复 2# 314817981


   恩恩,对,很可能是写入的问题,我再看看,谢了!
发表于 2014-9-22 10:18:48 | 显示全部楼层
mark!!!
发表于 2014-9-22 14:04:40 | 显示全部楼层
你的时钟后来没有,可能导致写使能和满空信号产生不正确。
 楼主| 发表于 2014-9-22 16:46:36 | 显示全部楼层
对,问题解决了,时钟最好是连续的,占空比50%;更重要的是要加入约束,保证时钟精度。
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