fpga在block设计时，需要合并引脚时怎么做

成长中的原始人 · 发表于 2014-9-15 15:47:58

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FPGA在block设计时，由于直接调用通用模块，输入是8位的，但实际从前一个模块输出只有4位，语法上应该是din <= {4'd0,dout};在block上应该怎么写？发现{4'd0,dout}这样会出错

neufeifatonju · 发表于 2014-9-17 09:55:44

怎么提示的啊，我这样写是可以的：.a({1'b0,addrb_10}),

成长中的原始人 · 发表于 2014-9-17 13:44:08

回复 2# neufeifatonju

Error (275021): Illegal wire or bus name "6'd0,warm_flag[0]" of type signal

Error (12153): Can't elaborate top-level user hierarchy

成长中的原始人 · 发表于 2014-9-17 13:46:10

回复 2# neufeifatonju

实例化和在原理图上面设计不同，程序是可以，block上设计就有这个错误提示

xushuai_hit53 · 发表于 2014-9-19 08:08:05

可以在前一个模块内把4位的数据，变成8位的输出。

sonson2008 · 发表于 2014-9-19 16:46:31

你有没有定义线
wire [3:0] dout;

成长中的原始人 · 发表于 2014-9-19 17:03:13

回复 5# xushuai_hit53

这样也可以的，改动了

成长中的原始人 · 发表于 2014-9-19 17:04:52

回复 6# sonson2008

哦，不是在.v文件的程序上，是.bdf文件方式的调用

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