verilog阻塞赋值问题

pad_nuannuan · 发表于 2014-9-20 15:41:13

A: initial #10 clk = 0;
B:  always @(posedge clk,negedge clk)
C:  begin
D: #10 clk <= ~clk;
E:  end
第一个always触发发生在A:initial 里面clk有z->0的时刻，第二个always触发发生第一个always触发的时刻，一次类图，后一个always中clk的变化总是下一个always触发的条件。

christsong · 发表于 2014-9-20 17:30:40

回复 13# orlye

嗯，知道了。初学verilog，确实不太明白阻塞和非阻塞。谢谢你。。。。ps:貌似他们都没搞清楚我在问什么...

christsong · 发表于 2014-9-20 17:33:23

回复 17# cutfor

没有仿真激励文件，这个模块都没有输入的。这就是夏宇闻老师 verilog数字系统设计教程上的一个例题，我当时只是不明白阻塞和非阻塞究竟只是对本块阻塞还是对所有的并行块都阻塞，现在已经明白了，谢谢你的耐心解答。

hikerwang · 发表于 2014-9-24 16:40:51

很简单的问题，居然没有看到一个正确答案。算了，我懒得说。

vistaman · 发表于 2014-9-25 20:21:51

我理解阻塞式赋值是顺序执行；非阻塞赋值是并行执行。
阻塞赋值只对同一个begin end块内有阻塞效果。

phxwings · 发表于 2014-10-1 22:30:27

clk信号初始值为z，10个时间单位时变为0，z到0被认定为一个触发沿，这个触发沿触发了#10 clk <= ~clk 语句，也就是说再过10个时间单位，clk由0变为1，这次clk的转变又形成一个上升沿，将再次触发#10 clk <= ~clk 语句，再过10个时间单位后，clk由1变为0，如此循环往复……

[size=11.666666030883789px]这个case中，clk信号的跃变自为因果

[求助] verilog阻塞赋值问题

站长推荐 /2