verilog阻塞赋值问题

christsong

module osc(clk);
  output clk;
  reg    clk;


  initial #10 clk = 0;
  always @(posedge clk,negedge clk)
  begin
    #10 clk <= ~clk;
  end


endmodule以上代码中，always后面的敏感信号列表采用的是边沿触发方式。但是initial中使用阻塞赋值，照理来说当赋值结束后clk一直处于低电平状态，应该不会触发always的啊。但是实际上仿真结果却显示已经触发了。

本人初学verilog，有些地方不太明白，还望各位指点一二。

christsong

自己顶一下！

orlye

你不是posedge和negedge都放进@了吗？

刘混世魔王

bangd

christsong

回复 3# orlye


   但是initial中使用阻塞赋值，照理来说当赋值结束后clk一直处于低电平状态，应该不会触发always的啊。

christsong

回复 4# 刘混世魔王


   ???????????????????????????

cutfor

我的理解：
#0时刻加载clk = 0；
#10时刻执行clk = 0；并触发always模块，加载clk <= ~clk；
#20时刻执行clk <= ~clk；并可再次触发always模块，加载clk <= ~clk；
...
...
如果你将clk<=~clk改为clk = ~clk，那又不一样了！

orlye

任何reg型数据的初始值是z啊，你看波形clk一开始有一小段z的。
initial以后才变成0，z->0的变化属于下降沿。

成长中的原始人

initial只会运行一次吧？

christsong

回复 8# orlye


   我的意思是，