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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 后端设计 › 后端讨论区 › 生成evcd文件时报error
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查看: 2149|回复: 1

[求助] 生成evcd文件时报error

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rong621
发表于 2014-9-11 10:44:44 | 显示全部楼层 |阅读模式

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在top中加入$dumpports()后，生成的verilog.evcd文件的下面提示：
Errors have been detected.Output log file was not generated!
error, file, generated

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rong621
 楼主| 发表于 2014-9-11 16:19:25 | 显示全部楼层
已经解决。由于部分信号(sel)是在top中接的1‘b1，把这些信号用下面的方式修改后ok
wire sel；
assign sel=1’b1；
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