[转]几道analog面试题

wangxmu · 发表于 2010-7-28 19:47:56

牛逼啊。

noanob · 发表于 2010-8-2 02:04:04

1）Razavi那本书上说的很清楚呵呵

yiwen_zhou · 发表于 2010-8-3 18:23:32

好像学术性太强了

xjtuwxf · 发表于 2010-8-6 13:15:48

fuyibin是西交那届的，微电的吗?

fzj_001 · 发表于 2010-8-8 02:08:27

好贴，正在看Razavi的书~

seawang · 发表于 2010-8-11 17:47:11

gm1和gm2那个大？好像看需求？

wintering · 发表于 2010-8-13 20:54:25

学习，积累知识

jingpeng-pku · 发表于 2010-8-16 10:15:27

谢谢分享

legendfeng · 发表于 2010-8-18 10:45:49

很不错，考查基本功

ludashen · 发表于 2010-8-26 11:48:36

呵呵，刚来这里转，也来班门弄斧，发表一下自己的观点，大家觉得不对的，敬请拍砖。

我觉得和我平时理解的有出入的主要有2处：
1. 两级运放哪一级增益高？
我常规的认识，一般第一级是跨导级，第二级输出阻抗高，是增益级，这样的比较多。当然也有第一第二级都做增益的，用在需要很高增益的场合。出于带宽和噪声的考虑，第一级最好有比较高的跨导，这就要求增大输入对管的W/L或者增大第一级的尾电流，而增大尾电流，增益就会降低。第二级为了提供高输出阻抗，一般会用共源共栅，如果电源电压允许的话，但不管怎么样，这会一定程度的限制输出摆幅。在CMOS工艺里，一般容性负载比较多，除非驱动很大直流负载的情况，负载匹配一般也能满足。可能我还是见的应用场合比较少，没有见到一些其它类型的。
2. offset的问题
如果不考虑任何layout与制造的mismatch，也就是只考虑gray说的systematic offset，offset在op里也一样无法消除，电流不匹配很难消除，我们只能尽量的降低，另外我对使用射随形式验证systematic offset存有疑问，总觉得那种方法加入了由于op开环增益不是无穷大引起的误差，这一点，还希望大家指点。

以上可能有不成熟的地方，希望大家共同讨论，共同进步，谢谢！

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