问一个关于VHDL不用event来表示时钟边沿的问题

zhikai · 发表于 2014-9-4 13:09:22

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本帖最后由 zhikai 于 2014-9-4 13:10 编辑

vhdl中如何不用event来表示一个信号的时钟沿？能否用如下方式表示？

复制代码

eaglelsb · 发表于 2014-9-4 15:02:35

已经三年不接触VHDL了，不能回答你，你自己试着综合下看看电路图就很清楚了。

zhikai · 发表于 2014-9-4 22:36:51

我在板子上用了，不行，但从我理解来说是可以的，不知到底是什么原因

woshioc · 发表于 2014-9-5 09:58:51

需要用时钟打才行

pqqkwp · 发表于 2014-9-5 16:08:10

我觉得应该可以，现在应用程序，不能试，但之前写程序的时候我用过类似的方法

pqqkwp · 发表于 2014-9-5 16:09:18

会不会是敏感信号的问题，这个的敏感信号是sig，应该sig在变化的时候进程就重新执行了吧

zhikai · 发表于 2014-9-5 19:28:13

我是这样理解的：进程中赋值在进程执行结束后进行。那当sig由0变为1时，sig2<=sig在执行时还未发生变化，因此符合sig2='0'以及sig='1'，因此if条件成立。但在实际运行时，似乎这个并不能运行，不知怎么回事？

adrian7 · 发表于 2014-9-16 17:15:35

回复 1# zhikai

不行。这种方式取信号的沿，必须得用时钟打。

wgej1987 · 发表于 2014-9-16 18:07:24

不懂VHDL

zhikai · 发表于 2014-9-23 23:05:56

回复 8# adrian7

但从VHDL进程赋值过程上说，没有问题啊

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