求助DFT结构

juniorm

如果design需要测stuck at fault & transition fault (含path delay fault)，
  还有IDDQ， MBIST等很多的fault.

请问一下应该怎样合理安排DFT insertion的结构？插入的顺序？等等。。

可否帮忙详细的说明一下？非常感谢！！

kirafirst

IDDQ 是啥？ 我所知道的是综合的时候 MBIST的Netlist或RTL要一起merge进来，因为MBIST也要插scan，综合产生的Netlist，再做scan insertion

juniorm

回复 2# kirafirst


   IDDQ应该是测静态电流的pattern.  我现在也是先做mbist , 然后 插入scan.
  但是在插入scan时，既要测stuck at fault ,也测at-speed.
  那针对两种fault，应该要产生两支不同的pattern。而且电路结构上并不完全一致（差个OCC）
  所以我就不太清楚，具体的架构是怎样的？

kirafirst

回复 3# juniorm


插入OCC逻辑就能实现，OCC_BYPASS =1 的时候用ATE_CLK 去测stuck_AT,  OCC_BYPASS=0的时候用OCC CLK测AT_SPEED（一般指测transition）

juniorm

回复 4# kirafirst


   请问在OCC_bypass mode下，OCC出来的clock是低速的，scan enable应该是恒为1的吧？1.   这样的话，scan FF不是都是在shift mode么？这样也测不到其他组合逻辑部分的fault啊。
2.   我现在是先插入OCC ，然后在tetramax产生pattern时，set_fault -model struck （产生一组测stuck fault的pattern），
    然后在set fault为transition, 在产生一组测transition的pattern. 这样OK么？
3. 插入OCC 后， *spf里面会有Internal_scan & occ_bypass两个procedure.
   我在tertra max 里面，读入*spf时 都指定是Internal_scan mode,这样OK么？

juniorm

回复 5# juniorm


   发现我理解的有问题，occ bypass mode 时，scan enable并不会恒为一。
但我遇到的问题是发现pll产生的clock不稳定，会不定时的产生x,或者为低，请问你是否遇过同样的问题？感谢

kirafirst

回复 6# juniorm

scan_enable 肯定不是恒为1的。 至于你说的PLL 不稳定，应该不是spf之类的问题吧，看看是不是PLL的配置参数有问题

sunilrirt

Thanks.

丶尘爷

不知道楼主最后解决得怎样？求指点。
最近在学习OCC遇到了几个问题：
1.设计里面pll时钟出来后要经过分频生成几个时钟，那OCC controller应该设在PLL时钟后面还是分频生成的时钟后面？
2.在插入OCC controller后，做post-DRC报出了S1的violation。然后转到ATPG时如果用internal_scan mode会继续报出S1，用occ_bypass mode就不会报。违例说的是scan chain卡在clock chain里，atpg仿真显示clock chain的几个寄存器的时钟都是0x0，再往上找就是因为时钟门控的enable信号是x00（初始值为X的意思？）。

弧度

感谢分享