请教一个关于数字时钟线的版图问题

mazifa · 发表于 2014-9-1 22:18:05

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请教一个关于数字时钟线版图走线的问题

如下图，项目为指纹采集芯片，因为布局需要，PLL模块和数字电路模块（DIG）分布在指纹采集SENSOR的两边，现在PLL输出的36MHz时钟需要穿过SENSOR这一大片电容走到数字模块，请问即使隔离屏蔽，会不会电容也容易影响到时钟的稳定，如果会，请问有没有好的处理方法，谢谢。

版图示意图

mazifa · 发表于 2014-9-1 22:18:43

自己顶个，求大神

carljelly · 发表于 2015-4-3 15:09:40

也在困惑较长的时钟走线怎么处理

[求助] 请教一个关于数字时钟线的版图问题

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