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查看: 1982|回复: 3

[求助] 求助,写一个Verilog,谢谢,麻烦了

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发表于 2014-8-31 22:07:11 | 显示全部楼层 |阅读模式

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您好,如果您有时间,麻烦您花些时间写一下,麻烦了。如果您很忙,请写一下要点或思路,谢谢。欢迎指导(QQ375195348)
设计要求

1.功能概要
对数据进行66MHz时钟同步处理后,输入数据。
对数据进行40MHz时钟同步处理后,输出数据。

输入数据的帧头以SOF(Start of Frame)表示。输入数据每帧为8byte,以8bit x 8clk方式传输。
需要考虑的异常case是SOF可能会出错,出现不是8个时钟周期过来一个的现象,DATAEN也有可能在传输过程中出现0的情况,需要做一定考虑,自己定一个碰到这种类似异常现象的处理方案。

输出数据以每4个时钟的固定时间宽度,和VALID同时输出。4个时钟的固定时间宽度由FP(Frame Pulse)来表记。同样FP周期也有可能产生偏差,当出现时需再度引入一个正常周期FP。

Target Device用Xilinxxc7k325tffg900-2
输入和输出都必须使用IOFF 8IS{S~{BX@B)DW]@5[2S}8A.jpg SJEJH[VZZ0__X6`VY%FFCI2.jpg

设计要求.doc (404.5 KB, 下载次数: 5 )
发表于 2014-9-1 10:00:22 | 显示全部楼层
典型的异步FIFO数据处理,研究些相关的资料就可以了,对于异常情况的处理,根据实际设计要求决定
发表于 2014-9-1 14:37:37 | 显示全部楼层
楼主打算出多少钱?没人会平白无故帮你的啊
发表于 2014-9-1 16:35:25 | 显示全部楼层
楼主可以联系我 价格好商量 QQ 33363671
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