关于双沿电路建立保持时序

fengzhepianzhou

在primetime中，如果是 launch的是上升沿，capture的是下降沿，在做保持时间检查的时候似乎要求大于半个周期，而建立时间又要求小于半个周期，这个不是矛盾的嘛，一般不建议双沿，但有时候必须。
从建立时间看，半个周期是合理的，但保持时间看，其实只要大于时钟delay就足够了，因此，primetime
让人无法理解，而且还不知道怎么改变这个约束。

fengzhepianzhou

补充下，我用的是2012年版的pt，其他版本不知道也是这样

icfbicfb

hold time不需要half cycle吧， 只要在下一个时刻数据到来之前不violation就行了，

kirafirst

startpoint 的DFF 是正边沿触发器， endpoint的DFF是负边沿触发器，可以等效为endpoint的DFF 为正边沿触发器，clock network delay 为half cycle，而startpoint 的DFF 的clock network  delay 为0， PT的report里应该也是这样报的。 但是这条path要额外设置约束 set_multicycle_path  -setup 0