Verilog 中的 类似于重复的语句怎么精简

maxrun

在Quartus II 的 Verilog中, GpioA的每个引脚上升沿都触发一个中断标志GioIrqA, 标志清除用ClrIrqA, 笨办法实现方法如下, 请问如何精简?

   

        

            
1.               always@(posedge ClrIrqA,posedge GpioA[0])begin
   
2.                         if(ClrIrqA)        GioIrqA[0] <= 1'B0;
   
3.                         else                        GioIrqA[0] <= 1'B1;
   
4.                 end
   
5.                 always@(posedge ClrIrqA,posedge GpioA[1])begin
   
6.                         if(ClrIrqA)        GioIrqA[1] <= 1'B0;
   
7.                         else                        GioIrqA[1] <= 1'B1;
   
8.                 end
   
9.                 always@(posedge ClrIrqA,posedge GpioA[2])begin
   
10.                         if(ClrIrqA)        GioIrqA[2] <= 1'B0;
    
11.                         else                        GioIrqA[2] <= 1'B1;
    
12.                 end
    
13.                 always@(posedge ClrIrqA,posedge GpioA[3])begin
    
14.                         if(ClrIrqA)        GioIrqA[3] <= 1'B0;
    
15.                         else                        GioIrqA[3] <= 1'B1;
    
16.                 end
    
17. //......
    
18.                 always@(posedge ClrIrqA,posedge GpioA[15])begin
    
19.                         if(ClrIrqA)        GioIrqA[15] <= 1'B0;
    
20.                         else                        GioIrqA[15] <= 1'B1;
    
21.                 end
            

   

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hahaha564321

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