关于过两级mux的时序约束的添加

xiaohaolaoda · 发表于 2023-4-6 16:59:21

liude19832006 发表于 2014-8-28 22:35
回复 1# misrig001

thanks

18812436116 · 发表于 2024-1-30 17:58:35

Thanks!

orphan · 发表于 2024-1-31 17:50:22

5#正解

任大大 · 发表于 2024-8-22 10:34:07

liude19832006 发表于 2014-8-28 22:35
回复 1# misrig001

前辈您好，DC会分析4*4=16条时序路径，因此你需要些32句set_false_path命令,这句话不太明白，请赐教~

left2write · 发表于 2024-8-22 23:58:31

Nice thread ah!

Qear · 发表于 2024-8-27 17:35:42

misrig001 发表于 2014-8-28 13:45
回复 2# icfbicfb
对于clky的产生也是要用-add_clock然后写clkx的1/2/3/4分频吗？为什么不写完后用 exclus ...

我感觉可以问一下 Designer 哪些时钟需要往后面传，不一定所有的分频时钟都需要传递到后面，无脑的 generated_colck 会使得 SDC 很复杂

lolina · 发表于 2024-8-30 17:42:37

ljjbunny 发表于 2014-9-10 14:49
我觉得不用定义这么多generate clock 只用定义最高频的那个，只要最高频满足了，低频肯定满足啊 ...

赞同，实际中也是这么做的，感觉没什么风险，实际芯片也没听说过降频出问题的

heyj_1859 · 发表于 2024-9-18 11:08:44

zsj230713 发表于 2023-1-19 15:39
第一种方法中create_generated_clock -divide_by 1 -name clky_div1 -source [get_pins MUX1/clky] [get ...

应该是最后一个时钟；

clkz 感觉应该定义 16个，因为有16种组合

asic_soc_fpga · 发表于 2024-12-15 10:37:25

zsj230713 发表于 2023-1-19 15:39
第一种方法中create_generated_clock -divide_by 1 -name clky_div1 -source [get_pins MUX1/clky] [get ...

这个master_clock应该怎么设呢

[求助] 关于过两级mux的时序约束的添加