关于过两级mux的时序约束的添加

fangwang85

liude19832006 发表于 2014-8-28 22:35
回复 1# misrig001

受教了，关于第二种写法
当然也可以采用如下写法：
create_generated_clock -divide_by 1 -name clky_1 -source [get_ports clkx] [get_pins MUX1/clky]
create_generated_clock -divide_by 2 -name clky_2 -source [get_ports clkx] [get_pins MUX1/clky] -add
create_generated_clock -divide_by 3 -name clky_3 -source [get_ports clkx] [get_pins MUX1/clky] -add
create_generated_clock -divide_by 4 -name clky_4 -source [get_ports clkx] [get_pins MUX1/clky] -add
set_clock_group -physically_exclusive -group clky_1 -group clky_2 -group clky_3 -group clky_4

create_generated_clock -divide_by 1 -name clkz_1 -source [get_pins MUX1/clky] [get_pins MUX2/clkz]
create_generated_clock -divide_by 2 -name clkz_2 -source [get_pins MUX1/clky] [get_pins MUX2/clkz] -add
create_generated_clock -divide_by 4 -name clkz_4 -source [get_pins MUX1/clky] [get_pins MUX2/clkz] -add
create_generated_clock -divide_by 8 -name clkz_8 -source [get_pins MUX1/clky] [get_pins MUX2/clkz] -add


说点个人理解，不对请指正。不创建clkx的分频时钟，在timing check的时候 会选不同的clock source 路径，除非clk div 的clock
tree 非常器，否则timing会有问题。感觉还是第一种写法稳妥些

sh_dong1

请教一下，图中如果clkz是输出时钟，按照这种约束方法，产生了很多个时钟clkz_*，output delay要怎么约束？
例如set_output_delay -add_delay 2.0 -clock [get_clocks clock_name] clock_name应该是哪一个时钟呢？

thjan65

純分享, 希望有幫助

y23angchen

多谢分享

浩然若枫

fangwang85 发表于 2020-6-30 11:29
受教了，关于第二种写法
当然也可以采用如下写法：
create_generated_clock -divide_by 1 -name clky_1 - ...

时序约束小白，请教一下，generate的clock能作为另一个generate clock的source clock吗

tinytera

浩然若枫 发表于 2022-4-22 10:17
时序约束小白，请教一下，generate的clock能作为另一个generate clock的source clock吗
...

可以的

122013137

应该是一个时钟

dialsun

多谢分享

zsj230713

liude19832006 发表于 2014-8-28 22:35
回复 1# misrig001

第一种方法中create_generated_clock -divide_by 1 -name clky_div1 -source [get_pins MUX1/clky] [get_pins freq_divB/clky_div1]

在MUX1/clky上其实有很多clock，如果不指定master_clock，它这里-divide_by是以哪个时钟去计算周期呢？

songzhihe66

帮棒