fpga面试问题求助

nachtmusik · 发表于 2014-8-29 16:27:33

源同步的文章挺多，不懂什么是系统同步。
时序约束是必要条件，不是充分条件啦，系统设计成功后，你可以观察一下最长回路，重新设定一下约束。

EricOlivier · 发表于 2014-8-31 16:50:07

学习了

glace12123 · 发表于 2014-9-1 00:16:44

源同步，源指的是时钟源，如果接受方用发送方的时钟进行数据接收，就是源同步，这个在很多中高速设计中运用。
系统同步是什么，不知道，但估计是个无关紧要的概念，做了只是不知道而已。
约束的时钟频率越高，布线难度越大，还可能给其它模块带来时序问题。

jun_dahai · 发表于 2014-9-1 09:52:39

1. 采用时钟的源头不同：源同步是使用上游时钟（Driver）；系统同步是使用自身时钟（异步设计）
2. 为了保证时序电路设计能够正常工作，就必要定义时钟（最低工作频率是为了Setup Checking）

tksun · 发表于 2014-9-1 14:07:28

学习了，虽然还不是太懂。

kalai · 发表于 2014-9-1 21:35:35

good lesson

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