xilinx时序约束问题

jie768029 · 发表于 2014-8-26 23:40:18

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请问我verilog程序里有两个寄存器，reg [30:0] cnt_addr;reg [30:0] app_af_addr;我想在ucf中约束连接这两个寄存器的时序，比如用FROM : TO约束时序，但是具体怎么写呢？求大神们解决一下，谢过

goswami · 发表于 2014-8-26 23:41:54

建议去看ug612

jie768029 · 发表于 2014-8-26 23:48:02

建议去看ug612
goswami 发表于 2014-8-26 23:41

登录/注册后可看大图

我已经看了，讲了很多，但是具体怎么用还是不清楚。比如我怎么把Verilog程序里的reg [30:0] cnt_addr;reg [30:0] app_af_addr;之间的路径约束呢？我综合时出现这个问题ConstraintSystem:58 - Constraint <INST"*/u_ddr2_rwctrl_v3/cnt_addr

" TNM = "TNM_CNT";> [ipcore_dir/ddr2/ddr2_16bits/example_design/par/ddr2_16bits.ucf(243)]: INST "*/u_ddr2_rwctrl_v3/cnt_addr_2" does not match any design objects.说找不到....

goswami · 发表于 2014-8-27 12:24:27

要么在设计中用KEEP属性和改一下编译选项，要么要查一下综合出来的寄存器实际名称，建议你先去按照 ug仔细看一下工程设置选项，并用constraints Editor 来设置时序约束

liuyang1990 · 发表于 2015-9-14 11:37:04

回复 4# goswami

您好，我的工程单独的DDR跑通了没有报错，整合到一个工程的时候报了如下错误：ERROR:ConstraintSystem:58 - Constraint <INST "*/u_ddr3_infrastructure/gen_mmcm.mmcm_i" LOC=MMCME2_ADV_X1Y1;>
[M_K1G116G117/example_design/M_K1G116G117_exdes.ucf(442)]: INST
"*/u_ddr3_infrastructure/gen_mmcm.mmcm_i" does not match any design objects.网上有说设置综合中属性为soft，改了也没用，所以想问下您说的代码中keep属性怎么改呢？或者您提供其他解决的思路吗，谢谢了

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