求助icc出现assign语句的问题

snowzx

在DC综合出的网表中，将没有load的输入pinA tie low了，但是在ICC里，pinA的tie low cel被删除了，因此版图里没有pinA。写verilog网表时，由于pinA是总线bus[2:0]中的一根线，门级网表依然把它写出来，但是它的net用assign语句连到了1‘b0，如
assign pinA=1’b0；
.bus（{pinA, pinB, pinC})；

请问这种assign语句怎么消除呢？对后面的后仿真有影响吗？对calibre的lvs有影响吗？谢谢啦！