DC check_timing 报告 end_points are not constrained for maximum delay

z1zzyzzy

回复 7# bsbs525


   都有约束，max  和Min   这不是我的小号，上面那些不是我回复的。。。

z1zzyzzy

回复 9# 531472320

恩，是的，在compile之前check_timing 了

pyeelee

请问楼主最后是怎么解决的呢？
我也遇到了相同的问题。
还有楼上有人提到是时钟定义不正确是指什么呀？能具体一点吗~~
我这边的时钟是定义在了leaf pin和port上的呀

pyeelee

目前知道synch_enable的那种endpoint没约束 可能是因为些了if-else语句，在某一个条件语句分支里面，寄存器忘记赋值了
可是nextstate那种endpoint 没约束就不知道了

zhuhua

我也遇到类似问题，求解。。。

hjacky2010

之前也有遇到这个问题，check一下sdc的设定，clock是不是设置在hier pin上，且tool吃了吐出1；

voiluce

clock 定义不对，第一遍综合之后再看check_timing 报告比较准。

ccheng9201

同樣問題, 求教

lzj126

这么多年了，等待一个能解决问题的人.........

keppel7000

引用国外论坛上的回复，希望能有帮助
Nont constrained end points in either DC /PT will have only Ouput ports or Data pin of the Flip flip. So you dont need to check for the ports. Ports doesnt come with hirerachy (first two pins).

how to debug these points.

Check the registers. and check the clock is reaching. If clock is not reaching, then its unconstrained.
if clock is reaching need to check below points.
a. Is there any false path to these registers.
b.Is there any disabled timing , which is masking the timing checks.
c. you might have applied max_delay dealy and may be have syntax issues.

All above that, set *unconstrained* variable to true in PT and check report_timing -exceptions all command will give better idea, why this path is unconstrained.