常用的verilog综合工具

singoryoung · 发表于 2014-8-12 14:31:08

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介绍几款实用的EDA工具

yinqingyu · 发表于 2014-8-12 18:06:35

综合工具DC(Design Compile)
仿真工具：VCS、NCVerilog、Modelsim
静态时序分析工具：Primetime
形似验证工具：Formality

kharthik · 发表于 2014-8-12 23:38:10

Need latest tool

aiwa0311 · 发表于 2015-1-12 17:22:09

形式验证还可以用:lec
lint 工具：nlint leda spyglass
综合:rc
还有后端工具encounter 等等

AlexS · 发表于 2022-4-30 11:31:30

RTLSignoff：Spyglass ；综合DC， mbist: mentor tessent/LV ; scan: dft compiler (dc); edt: mentor tessent; atpg:mentor tessent; sim:vcs/irun

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