partation后的lvs问题

yic2000 · 发表于 2014-8-5 10:28:55

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lvs

由于出现如图的连接关系，导致lvs时一直报短路错误，请问如何解决

icfbicfb · 发表于 2014-8-5 10:41:01

这不算短路吧，改网表连接就好了， tiecell是可能接到外面的

你改成自己内部模块tie off连接得了

yic2000 · 发表于 2014-8-5 10:41:49

回复 2# icfbicfb

但是lvs报错啊

icfbicfb · 发表于 2014-8-5 16:15:56

发 lvs.rep 出来

yic2000 · 发表于 2014-8-6 10:47:30

回复 4# icfbicfb

额，没截图，反正就是帖子里面说的那种情况，很多pin连的tie cell，然后这些pin上都有label，然后lvs就报错短路，一根线上有好几个label。主要是partation的时候assign pin，我把所有pin都选了，其实某些如果在顶层做是被优化掉的，然后我都选了话，在子模块就会出这样的问题，我是这样分析的，但是不知道如何解决这个问题

icfbicfb · 发表于 2014-8-6 13:40:26

在top或submodule改spice不就好了，如果确定gds是对的话，只能改source了，

[求助] partation后的lvs问题

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